只需0.6伏电压就能工作的纳米门铁电晶体管

集成电路已成功进入亚3纳米技术节点，最先进的硅逻辑晶体管栅长仅15纳米，工作电压0.7V，延迟1皮秒。然而，作为冯·诺依曼计算架构核心的非易失性存储技术却落后于逻辑部分，商用闪存因5V以上的高工作电压和毫秒级写入延迟与逻辑电路不兼容。铁电场效应晶体管（FeFET）作为一种有前景的非易失性存储器，具有非破坏性读取、纳秒级超快写入速度、电场驱动低功耗及三端栅控结构等优势，且已成功与22纳米平面全耗尽绝缘体上硅互补金属氧化物半导体（CMOS）平台集成，显示出与先进半导体工艺的兼容性。但目前所有报道的FeFET工作电压均高于1.5V，虽低于闪存，却仍远高于最先进逻辑芯片的0.7V，导致逻辑核心与FeFET单元间需额外电荷泵电路，牺牲了集成密度并增加数据传输延迟，阻碍其在能效内存计算和人工神经网络中的应用。未来亚1纳米技术节点，FeFET的一大挑战是将工作电压降至0.7V以匹配逻辑芯片电源水平。

为降低铁电存储器电压，研究从真空电子器件设计中获得灵感——碳纳米管（CNT）等纳米尖端常作为场发射阴极聚焦电场。本研究将纳米尖端场增强机制引入FeFET，采用金属单壁碳纳米管（m-SWCNT）作为栅电极以增强纳米栅周围电场，从而降低工作电压。所设计的FeFET采用金属-铁电体-金属-绝缘体-半导体（MFMIS）结构，以1纳米直径的m-SWCNT为栅极、二维铁电CuInP₂S₆（CIPS）为铁电层、多层石墨烯（Gr）为浮栅、六方氮化硼（h-BN）为介电层、二硫化钼（MoS₂）为半导体沟道。

理论模拟显示，1纳米栅FeFET在-0.6V栅压下，CIPS层纳米栅周围产生强局域电场（最高2.7×10⁶V/cm），高于CIPS矫顽场（5×10⁵V/cm），可实现铁电极化翻转；而普通栅FeFET在相同电压下电场仅约1×10⁵V/cm，无法翻转极化。纳米栅FeFET的MoS₂沟道电子密度可从高浓度（6×10¹¹cm⁻²）耗尽至低浓度（1×10⁴cm⁻²），沟道出现0.4eV能垒使器件关断，转移曲线呈现典型逆时针滞后回线和大存储窗口；普通栅FeFET则无此现象。

实验制备的纳米栅MoS₂ FeFET在0.6V超低电压下工作，是目前FET结构存储器中的最低电压，低于最先进逻辑晶体管的0.7V。该电压突破了CIPS层本征铁电矫顽电压限制，归因于SWCNT栅的电场增强效应。器件具有良好存储特性：电流开关比高达2×10⁶，在3V电压下编程速度达1.6纳秒。电场增强源于两方面：一是电容耦合效率和分压比提升，缩小栅长可降低铁电电容与MOS电容比，提高分压比；二是1纳米纳米栅产生的电场增强效应，通过铁电隧道结（FTJ）实验证实，1纳米CNT电极FTJ的开关电压比普通FTJ低2.6倍，理论计算结合增强因子后，CIPS层电场可超过矫顽场。

热力学分析表明，考虑纳米栅电场增强后，吉布斯自由能景观演变为单一能量最小值，证明0.6V栅压足以克服极化翻转能垒。不同CIPS厚度的纳米栅FeFET均表现出低于CIPS矫顽电压的超低工作电压，电压效率高达125%，为所有报道FeFET中最高。器件在0.6V工作时，10⁴秒后开关比仍超1×10³，10⁴次擦写循环后开关比超3×10³，稳定性良好。

性能基准测试显示，1纳米栅长的MoS₂ FeFET是唯一栅长低于10纳米且工作电压0.6V的铁电器件，写入/擦除速度1.6纳秒，开关能量仅0.45fJ/μm，优于现有FeFET。该研究表明纳米栅FeFET不受短沟道效应影响，为亚1纳米节点芯片实现更优缩放、性能和能效奠定基础，其电场聚焦效应可扩展至其他主流铁电材料，并与标准CMOS工艺兼容，有望实现晶圆级制造。