0.42纳米新突破：晶体管或将突破硅材料极限

晶体管要正常工作，必须有一层极薄的绝缘层，叫作栅介质（gate dielectric）。这层绝缘层位于半导体上方，用来控制电子的运动。随着晶体管尺寸越来越小，把栅介质做得更薄通常可以提升电学控制能力。但难点在于，如果在原子级厚度半导体上再叠加这样的绝缘层，容易破坏两种材料之间原本非常精细的界面。界面一旦被扰动，就可能散射电子，使工程师本来想获得的性能提升部分消失。

因此，过去多年研究者一直面临两难选择：要么加强晶体管的栅极控制，要么保护电荷载流子在器件中运动的迁移率，想同时做到两者非常困难。

一种原子级厚度晶体管的新策略

来自台湾国立阳明交通大学（NYCU）的研究团队与台积电企业研究院合作，提出了一种新的解决思路：不主要更换半导体材料，而是直接改造半导体与绝缘层之间的界面。这项工作发表在 Nature Electronics 上。研究证明，只要精细控制半导体和绝缘层之间的原子边界，就可以把栅介质做得极薄，同时保持很强的电学性能。研究者没有去寻找完全不同的半导体材料，而是把重点放在两种材料相遇的极窄区域，这个区域只有几个原子层厚度。

论文通讯作者、台湾国立阳明交通大学教授张文豪（Wen-Hao Chang）表示，过去很多年，改进原子级厚度晶体管的工作主要集中在寻找更好的半导体材料；这次研究表明，材料之间的原子界面同样重要。通过工程化这个边界，团队减少二维晶体管多年来受限于的根本性矛盾。

为什么原子界面如此重要

现代芯片发展高度依赖不断缩小晶体管结构。其中最关键的部分之一是栅介质，它把栅电极和晶体管沟道在电学上隔离开。硅基技术经过几十年改进，已经能做出控制越来越小器件的介质材料。但原子级厚度的半导体表现不同。它们的表面没有悬挂键，使得在表面均匀生长极薄介质膜变得困难。普通沉积方法可能留下间隙、造成界面缺陷，并引入电学紊乱。这些问题会降低载流子迁移率，削弱晶体管性能。

全世界研究者尝试过多种方案，包括不同栅介质材料、分子种子层、替代氧化物沉积方法等。虽然这些方法显著改善了性能，但依然很难同时实现很低的等效氧化层厚度、强静电控制和高载流子迁移率。尤其在晶圆尺度化学气相沉积（CVD）生长的单层二硫化钼（MoS2）器件中，挑战更加突出。

只占纳米几分之几的缓冲层

台湾国立阳明交通大学团队没有更换半导体，也没有更换栅介质，而是重新设计了把两者连接起来的界面。他们先在单层二硫化钼上放置一层极薄的铝外延层，然后小心氧化，形成约0.42纳米厚的氧化铝层，最后再沉积高介电常数氧化铪（high-κ HfO2）栅介质。

尽管这个界面只有纳米尺度的几分之一，却承担两个重要作用：第一，它提供平滑连续的表面，使氧化铪在二硫化钼上生长更均匀；第二，它像原子缓冲层一样，限制介质和半导体之间不必要的电学相互作用。这样有助于电子继续高效通过晶体管沟道。在这个设计中，界面不只是把两种材料分开，而成为晶体管功能的一部分，让材料之间协同工作更有效。

把极薄介质与强性能结合起来

利用这种新界面设计，研究者用CVD生长的单层二硫化钼制作了短沟道顶栅晶体管。器件等效氧化层厚度约1纳米。测试显示，沟道长约100纳米的晶体管具有低漏电、较小滞后效应，以及最高0.45毫西门子每微米的跨导。更重要的是，器件同时实现了原子级厚度晶体管长期难以兼顾的三点：介质极薄缩小、强静电控制、载流子传输保持良好。因为团队使用CVD生长单层材料，而不是机械剥离薄片，他们认为这种方法更接近未来可用于晶圆级制造的材料和工艺。

重新思考未来芯片设计方式

研究结果也说明半导体研究者思考晶体管设计方式正在发生更广泛变化。过去几十年，晶体管改进大多围绕发现更好半导体材料或把器件做得更小。随着晶体管部件接近原子尺寸，不同材料之间的界面越来越重要。这些区域可能只有几个原子厚，却能强烈影响两侧材料如何协同工作。新结果进一步表明，控制原子界面可能和发展新半导体材料本身一样重要。

论文通讯作者、台湾国立阳明交通大学教授李承恩（Tsung-En Lee）表示，当晶体管部件只有几个原子层厚时，界面不再只是材料边界，而成为器件的活跃部分。用原子级精度工程化这些界面，会打开设计未来半导体器件的新机会，而这些机会仅靠更换单一材料很难实现。

硅之外的可能路线

随着半导体行业寻找传统硅缩放之后的新方法，原子级厚度材料在未来低功耗逻辑器件和先进电子系统中的作用越来越受关注。大规模制造仍需进一步优化工艺，但研究者认为这种界面工程方法是迈向实用二维电子器件的重要一步。成果提示，未来半导体进步可能不只依赖发现新材料，也依赖精确控制连接材料的原子边界。当晶体管缩小到单个原子尺寸时，这些界面本身可能成为器件中最关键的部分之一。