可编程硅基量子处理器

一、背景与意义

商业上有用的量子计算机需要大量高性能量子比特，并且这些量子比特必须能够被制造、集成和规模化控制。硅基的“仅交换量子比特”（只用电子自旋之间的交换相互作用，不需要磁场脉冲）被认为是有希望的一类方案，因为它们的控制信号较简单，并且可以兼容现有半导体制造。但过去存在两个关键疑问：噪声能否低到足够可用，以及控制和布线能否规模化。

本文介绍了一个集成的量子处理单元（QPU），由三部分构成：一个定制设计的低温互补金属氧化物半导体（CMOS）控制器、一根高密度超导扁平排线，以及一个低噪声的仅交换量子比特芯片。量子芯片上有 3 条稀疏耦合的量子点轨道，共 54 个交换耦合量子点，可灵活配置为最多 18 个仅交换量子比特。作者用这套系统演示了单量子比特和纠缠操作，其性能比此前的仅交换量子比特先进水平提升约一个数量级。他们还实现了距离-5 重复码和距离-2 量子错误探测码，并与仿真详细对照。这项工作的意义在于，它推动未来实用规模量子计算机的发展，并有望让运行成本和资本投入更可控。

二、为什么需要低温控制系统

现代计算技术的主导优势来自可制造性和成本效益，从晶体管到集成电路，再到硅 CMOS，都是如此。可商业化的量子计算机也需要同样高效地制造量子比特芯片，以及负责产生和传输控制信号的系统。硅自旋量子比特在规模和保真度上进步很快，部分原因就是它们与先进半导体工艺兼容，但这速度超过了控制器、布线、冷却等配套系统的进步。

控制硬件可以放在室温，也可以放在与量子比特相同约毫开尔文（mK）的极低温环境，或者放在中间温度。室温控制会产生大量高保真模拟线路，布线复杂；毫开尔文放置则制冷功率非常紧张。中间温度（本文采用 4K）效率较高，能避开室温“布线瓶颈”，但难点在于要把许多控制信号传到极低温量子比特处，同时尽量保持热隔离。

三、系统总体设计

本系统采用“4K 控制芯片 + 超导排线 + 毫开尔文量子芯片”的组合。4K 处的全定制低功耗 CMOS 芯片负责生成所有随时间变化的量子比特控制信号，并通过高密度、低热导的超导排线传到量子芯片。集成后的量子处理单元只需少量连线连到室温：数字通信、量子比特读出和静态偏置。超导排线不仅传输信号，还充当热隔离支撑，把 4K 控制器传到极低温级的热量限制得很小，同时保持很好的信号完整性和带宽。

仅交换量子比特的控制波形本质上是对形状不敏感的基带电压脉冲，非常类似标准数字信号，因此适合由功率受限的 CMOS 芯片生成。量子芯片、排线和控制器都使用半导体晶圆工艺制造，这表明它们具备可制造性。整个量子处理单元面向的是未来实用量子计算机最频繁的任务：量子纠错。文中通过重复码和错误探测码验证了这种能力。

四、量子芯片

每个量子比特器件包含 54 个低噪声、交换耦合的量子点，分布在 3 条轨道上。量子比特用三个量子点中的三个电子联合自旋态来编码。电子被垂直限制在硅/硅锗量子阱中，量子阱工程化以提高谷分裂；同位素富集硅、耗尽锗以减少核自旋造成的磁噪声。横向限制通过异质结构上方的静电栅极实现，采用 200 毫米晶圆代工工艺。器件的固有电荷噪声比此前单层刻蚀定义栅极技术低一个数量级以上。晶圆经过探测选出良率高的芯片，再进行切割和凸点键合，封装到细间距层压 LGA 封装中。量子芯片安装在稀释制冷机混合室的子板上，集成后平均电子温度约为 150 mK。

芯片拓扑包括：P 栅控制量子点占据，相邻 X 和 Y 栅控制点间隧穿耦合；B 栅和 T 栅用于初始化、读出相关的电荷库或通道；M 和 Z 栅形成 6 个电荷传感器用于调校和读出；其他场栅用于清除非活动区域电荷。偏置通过手动与自动化结合的方法确定。

图 1 展示了这一集成量子处理器：4K 控制器主板、毫开尔文量子子板和超导排线连接成紧密系统；超导排线把 150 个时变控制信号和 35 个静态器件偏置从 4K 传到毫开尔文，同时保持很小热负载；量子芯片上 54 个量子点形成 3 条轨道，可组合为最多 18 个编码量子比特，并支持最近邻方形晶格式操作。

五、超导排线

排线用聚酰亚胺上的铌超导材料通过标准半导体晶圆工艺制成。虽然约 1 厘米宽的单层中排布了 296 条同轴信号线，但到 10GHz 时线内串扰低于 -80dB。由于使用超导金属且尺寸很小，排线从 4K 级到混合室的热负载小于 10 微瓦。两端层压适配器可让排线可逆地连接到子板和主板。从控制器到量子比特往返电信号长度约 3ns。

六、低温 CMOS 控制器

低温控制器是混合信号片上系统，采用商用 130nm 射频 CMOS 工艺，在晶体管级针对 4K 工作优化。控制器有三大功能：器件调校、量子态制备和测量（SPAM）、量子态操控。前两者通过动态改变数模转换器（DAC）输出电压实现；第三者通过快速、受时序门控、与门同步的切换 DAC 电压来实现。

控制芯片约包含 7000 万个晶体管，有四个功能区，高密度电容阵列通过凸点键合集成到 CMOS 裸片上。数字架构是自主多序列引擎，最高 250MHz，使用自定义量子比特控制指令集。片上伪随机数生成器可在低内存条件下表征量子比特性能。典型功耗不高于 3.5W。每个输出通道的相关模式存储器保存电压和脉宽参数。用户程序经协同设计的编译器转为机器码，存入共享的 6144 字指令存储器。每个时钟周期，序列引擎解析指令并更新模式指针，指定模拟行为；初始化后，程序可不再与室温电子器件通信而运行。配置、诊断和读回通过 52 位并行总线及串行外设接口完成。

门驱动层由 78 个几乎相同的模拟块组成，共 156 个输出通道、366 个 DAC 和 78 个脉冲发生器。DAC 输出范围 0 到 1V，步长 RMS 小于 10 微伏。脉冲发生器产生约 400ps 到 6ns、近似皮秒分辨率的定时信号。为实现对称交换操作，这些定时信号被分配到 X 门及相邻 P 门的开关驱动，产生同步电压波形，10% 到 90% 上升时间约 150ps。每个门驱动块有本地数字模块，可配置输出阻抗和滤波等参数。

七、量子比特性能

门保真度直接决定量子纠错开销。用于 [[4,2,2]] 实验的量子处理单元，单比特门平均误差约 1.7e-4，CNOT 平均误差约 3.5e-3，最低可重复 CNOT 误差约 9e-4，较此前状态提升一个数量级。单比特门由四次交换脉冲组成，用盲随机基准测试表征。CNOT 序列由 37 次脉冲、45 个时间步组成；某些时间步有意不加脉冲，以优化磁解耦或降低符号间干扰。脉冲节奏在不同操作和量子比特之间为 12 到 28ns。若对空闲量子比特同时施加动态解耦，保真度会因脉冲节奏略慢而有所下降。

为预算误差，作者用低温复用系统表征芯片固有噪声。电荷噪声指标 Nosc 反映交换过程中电子受电荷噪声影响的误差，T2* 反映空闲自旋受磁噪声影响的误差。同一类芯片上测得 Nosc 中位数为 674 次交换振荡后才衰减到 1/e，四分位为 394 和 977；T2* 中位数 19.3 微秒，四分位 11.1 和 25.6 微秒。固有电荷噪声较此前先进水平改善十倍。仅由这些固有噪声中位数计算出的误差合计只贡献约 0.02% 的绝对 CNOT 误差。建模和系统表征表明，观测误差主要由静态磁场梯度和脉冲校准偏差等外部因素造成。

八、重复码验证

仅靠单比特和双比特高保真操作不足以证明有效计算能力，还必须证明在电路复杂度增加时性能不会意外恶化。作者先实现“经典”重复码。重复码可以用较少量子比特研究低概率相关误差，这类误差可能严重损害量子纠错。距离-5 重复码使用 7 个仅交换量子比特，简化电路包含 5 个数据量子比特和 2 个辅助量子比特，每轮症状测量分为两波，辅助比特复用。单次 200 轮实验包含 1805 次初始化、805 次测量和 335422 次交换脉冲。电路对所有空闲量子比特施加一阶 NZ1 全排列动态解耦，并使用并行态制备、测量和交换操作。

从同一批数据比较距离-5 与距离-3 子集，得到距离改善因子 4.7；距离-5 逻辑错误率约 5e-3。实验数据中还有一些尚未完全解释的误差率波动，但在距离-3 和 [[4,2,2]] 数据中没有看到类似现象。

三自旋编码会避免重复码中比特翻转和相位翻转的差异，但会引入计算空间泄漏，即自旋态跳出编码空间。为此，所有多比特电路加入泄漏降低单元（LRU）。LRU 只在数据量子比特已泄漏出计算空间时才条件性复位它。用为 [3,1,3] 优化的一组量子比特验证，加入 LRU 后探测器事件比例稳定；去掉 LRU 后泄漏累积，事件比例随轮次增长。加入 LRU 的距离-3 码逻辑错误率约 3.2e-3，比 [5,1,5] 更低，因为较少量子比特允许更多优化。

误差模型方面，量子比特级事件仿真器用盲交错随机基准和读出保真度校准，与实验逻辑错误率相对偏差约 15%。自旋级仿真器加入量子点级噪声、读出保真度和一个校准偏差项；校准偏差匹配 CNOT 误差并体现信号产生与传输的确定性缺陷，约贡献 80% 的探测事件。两种仿真与实验都较好吻合，说明系统性能可用简单、可扩展模型描述，且具有类马尔可夫特征。

九、量子错误探测

最后，作者实现了对经典错误探测不够敏感的量子错误探测码。[[4,2,2]] 码把 2 个逻辑量子比特编码进 4 个物理量子比特，并可检测任何单量子比特（权重-1）错误。此前在离子、超导、中性原子等平台实现过，硅量子比特也已有类似症状测量或逻辑操作演示。本文在比 [5,1,5] 实验类似但略好的系统上用 6 个物理量子比特实现该码。

症状提取包括两个权重-4 测量 XXXX 和 ZZZZ，并穿插旗标测量与泄漏降低。单比特门被编译进复合双比特操作。数据比特准备到 |0000>、|0110>、|++++>、|--++> 四种初始态，进行三轮症状提取后测量最终态。首轮症状测量把这些输入投影到对应逻辑态。在 X 基制备时调整两个稳定子测量顺序，更快投影到逻辑态。

作者用后选择保留通过错误探测测量（症状结果、旗标和最终数据比特推出的最后一组症状）的数据，约 77% 的 10000 次实验被剔除。三轮后两逻辑比特保真度约 0.95，几乎不依赖初始态；若忽略错误探测测量，平均保真度只有 0.59，说明错误探测有效。通过探测器误差模型分析，事件按权重分组后没有发现统计上显著的非预期关联事件，这表明误差“行为良好”，对更大规模纠错令人鼓舞。

十、迈向商业化和补充方法

这一演示标志着半导体自旋量子比特技术成熟度的里程碑。相对此前报道，操作保真度和低温控制的功耗、面积效率有变革性提升。传统担忧如电荷噪声、计算空间泄漏、谷分裂等已不再是限制因素；系统表现更多取决于各子组件能否整体协同。后续工程改进包括磁隔离、供电、内部信号完整性、器件校准、可制造互连和后端布线、更低每比特功耗控制器、更好器件均匀性，以及为仅交换量子比特定制的系统级量子架构。总体而言，该原型展示了用单一商用低温恒温器构建实用规模容错量子计算机的可行基础，也使硅自旋量子比特成为商业化量子计算的重要候选技术。

方法上，硅锗异质结构在 200mm 硅片上用化学气相沉积生长。先有应变弛豫硅锗缓冲层，表面经化学机械抛光平面化，再生长量子阱和势垒。势垒为 Si1-xGex，合金组分 x 约 0.25 到 0.35。通过同位素富集 Si28、耗尽 Ge73 来增强谷分裂并降低磁噪声。量子芯片制造结合自旋专用前端工艺与标准后端互连工艺：欧姆接触和电隔离区用光刻及磷、氩注入定义，不用台面刻蚀；量子门最小间距 70nm，用电子束光刻。接触和布线采用三层层间介质上的双大马士革钨工艺，化学机械抛光隔离；再形成三层共面波导线用于扇出到焊盘。铝焊盘接触铌布线用于晶圆探测，随后加铟凸点，切割芯片并倒装封装。

“仅交换”指只使用三类电子间相互作用：初始化成反对称单态；执行部分自旋交换；成对测量单态与三重态。这些通过 Pauli 自旋阻塞实现，即用电极电压推动电子靠近或远离，不依赖磁场。三量子比特用退相干自由子空间编码，逻辑操作只涉及前两个自旋的组合状态；总自旋保持常量，投影自由度不相关。交换角由交换能量对时间的积分决定，可用直流电压脉冲校准，因此控制类似数字开关。主要误差为交换角校准偏差和量子点间磁场梯度。前者可能来自动态电荷噪声或静态情境化校准偏差，本实验以后者为主；后者可能来自硅锗核自旋超精细涨落或超导磁通俘获。同位素富集和外部线圈抵消地磁场把实验保持在近似零磁场；动态解耦平均局部梯度以减小空闲比特退相位。

数据通过 Zenodo 发布，核心算法和分析方法见补充材料，便于独立复分析。